FPGA-in-the-LoopBeschleunigung der Verifikation

MathWorks stellt neue Funktionen im HDL Verifier zur Beschleunigung der Verifikation durch FPGA-in-the-Loop (FIL) vor. Dank der neuen FIL-Funktionen soll eine schnellere Kommunikation mit der FPGA-Platine und eine Simulation mit höherer Taktfrequenz möglich sein.