FPGA-in-the-Loop
Beschleunigung der Verifikation
MathWorks stellt neue Funktionen im HDL Verifier zur Beschleunigung der Verifikation durch FPGA-in-the-Loop (FIL) vor. Dank der neuen FIL-Funktionen soll eine schnellere Kommunikation mit der FPGA-Platine und eine Simulation mit höherer Taktfrequenz möglich sein.
Systemingenieure und -entwickler können nun laut Hersteller ganz sicher und schnell verifizieren und validieren, ob ein FPGA-Entwurf genauso im System arbeitet wie erwartet – und das spart Entwicklungszeit.
Der HDL Verifier für die FIL-Verifikation automatisiert das Setup und die Verbindung von MATLAB- und Simulink-Testumgebungen mit Entwürfen, die auf FPGA-Entwicklungsplatinen ausgeführt werden. Auf diese Weise können Nutzer datengetreue Kosimulationen des auf der aktuellen Hardware ausgeführten FPGA-Entwurfs erstellen und dabei die gleiche Testumgebung wie für die Entwicklung nutzen.
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