Die CPU-Architektur

Bild 2. Neu ist die Anordnung des L3-Caches und ein Bildsignal-Prozessor für bis zu 4 Kameras auf dem Chip.

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Entwickelt wurde die Skylake-Architektur vier Jahre lang im Design-Center in Haifa. Die Chips werden wie auch die vorangegangenen Generationen mit vier unterschiedlichen Maskensätzen gefertigt, um damit der unterschiedlichen Anzahl von CPU-Cores (2 oder 4) und Ausführungseinheiten der GPU (GT2, GT3e und neuerdings GT4e) Rechnung zu tragen. Ein weiteres Differenzierungsmerkmal der unterschiedlichen Modelle ist das Embedded-DRAM, das 64 MB bei GT3e bzw. 128 MB bei GT4e groß ist. Wie Bild 2 zusätzlich zeigt, liegt der L3-Cache auf dem Chip anders als bislang jeweils um ein Core-Paar herum. Hinzugekommen ist ein Bildsignal-Prozessor (ISP) on Chip für bis zu vier Kameras und Bildsensoren mit bis zu 13 Megapixeln.

Bild 3. Größere Puffer bedeuten mehr Geschwindigkeit, aber auch mehr Transistoren und Chipfläche.

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Hinsichtlich der Offenlegung von Details der CPU-Cores hielt sich Intel merklich zurück. Klar ist, dass die Sprungvorhersage mehr Einträge beinhaltet und die Prefetch-Stufen Daten schneller in die Caches übertragen können. Der Puffer für die sogenannten Mikro-Ops, in welche komplexe x86-Instruktionen übersetzt werden, soll hingegen weiterhin 1.500 Einträge umfassen. Mehr Einträge beinhaltet hingegen der Puffer für die Out-of-Order-Befehlsausführung (224 statt 192 bei Haswell, Bild 3), was zu einer besseren "Fütterung" der einzelnen Ausführungseinheiten führt. Auch die Reservation-Station, in welcher die an die einzelnen Ausführungseinheiten zu übergebenden Instruktionen bis zu ihrer Verteilung zwischengespeichert werden, kann mit 97 mehr Einträge als jemals zuvor aufnehmen. Statt 168 gibt es jetzt 180 Integer-Register, was natürlich die Zugriffe auf Caches und externen Speicher reduziert, da mehr Variablen in Registern gespeichert werden können. Ein Blick auf den Die zeigt jedoch auch, dass die CPU-Cores dank dieser ganzen Maßnahmen enorm an Fläche (und Transistoren) zugelegt haben. Aus der Reservation-Station können übrigens wie beim Vorgänger Haswell bis zu sechs Mikro-Ops pro Taktzyklus an die Ports verschickt werden.

Bild 4. Der generelle Aufbau der Skylake-Mikroarchitektur ist seit Sandy-Bridge unverändert.

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Bild 4 fasst den generellen Aufbau grob zusammen, was allerdings insofern wertlos erscheint, da dieser seit der Vor-Vorgängergeneration Sandy Bridge unverändert aussieht – die Unterschiede der einzelnen Mikroarchitekturen liegen eben im Detail, und dies geht aus dieser Grobdarstellung eben gerade nicht hervor. Bedauerlicherweise hat Intel den Aufbau des Backends, insbesondere die Anzahl der Ausführungseinheiten und deren Aufgaben, nicht verraten. Die offizielle Angabe von "mehr als drei Ports" ist vollkommen wertlos, da schon bei der Haswell-Architektur deren Anzahl von 6 auf 8 erhöht wurde. Tatsächlich wurde in einer IDF-Präsentation mündlich bestätigt, dass die Anzahl der Ausführungseinheiten bei Skylake erhöht wurde, deren Latenzzeiten zudem gesunken sind. Wieviele Taktzyklen jedoch z.B. Integer- oder Gleitkomma-Befehle zur Abarbeitung benötigen, wurde im Detail nicht verraten. Die für Vektoroperationen zuständigen Ausführungseinheiten (AVX2) werden je nach Applikations-Typ entweder extrem oder gar nicht genutzt. Für letztere, zu denen man wohl u.a. die meisten Büroanwendungen zählen darf, wurde eine dedizierte Power-Gating-Funktion implementiert, mit der man die AVX2-Einheiten abschalten und damit die lästigen Leckströme unterdrücken kann. Bemerkenswerte Änderungen gab es bei der Cache-Architektur. Während der L1-Cache mit jeweils 32 KB für Daten und Instruktionen gleich bleib und auch gegenüber Haswell keine Geschwindigkeitssteigerung pro Taktzyklus vermelden kann, arbeitet der 1 MB große L2-Cache statt achtfach-assoziativ nur noch vierfach-assoziativ, um Energie zu sparen. Eigentlich müsste man annehmen, dass hierdurch der Datendurchsatz reduziert würde, aber weit gefehlt: Die Übertragungsrate zwischen dem 4 oder 8 MB großen und von allen Cores geteilten Last-Level-Cache und dem L2-Cache konnte verdoppelt werden, was insbesondere bei Cache-Misses in L1- und L2-Cache zu schnelleren Datenzugriffen führt. Auch die mitunter sehr langen Wartezeiten durch Page-Misses im TLB wurden deutlich verkürzt, der Prefetch verbessert, die Puffer vergrößert. Mehr wollte Intel zur CPU-Seite nicht sagen. Im Vergleich dazu ist die Informationspolitik auf der GPU-Seite extrem offen, selbst wenn hier auch noch einige Details schwammig bleiben.

Die GPU-Architektur gibt es in drei Ausführungen

Bild 5. Die GPU-Architektur kommt je nach GPU-Variante mit 24 bis 72 Schattierern daher.

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Die Gen9 genannte GPU-Architektur (Bild 5) ähnelt generell der mit Haswell eingeführten Gen8. Die Basis bildet eine sogenannte Common-Slice (Bild 6), die Intel nunmehr Unslice nennt, hinter der sich aber nach wie vor Funktionseinheiten für die Multimedia-Wiedergabe, Tessellator und Geometrie-Einheit verbergen. Der Multimedia-Block bekam eine eigene Spannungs- und Taktdomäne und arbeitet somit unabhängig von den übrigen Unslice-Blöcken. Desweiteren wurde eine verlustfreie Farbkompression integriert, die Daten maximal auf die Hälfte verkleinern kann. Dadurch wird der Engpass beim Datentransfer vom und zum externen Speicher entlastet, in der Praxis wurden bei diversen Spielen im Mittel 11 % Geschwindigkeitszuwachs gemessen. Hinter der Unslice folgen eine (GT2), zwei (GT3e) oder drei (GT4e) sogenannte Sub-Slices, die per Clock- bzw.Power-Gating einzeln von der Taktversorgung bzw. Versorgungsspannung getrennt werden können. Dies macht z.B. bei der Wiedergabe eines Videos Sinn, das ja über einen Funktionsblock in der Unslice dekodiert wird. In jeder Sub Slice befinden sich schon wie bei Haswell 24 Schattierer, die Intel Ausführungseinheiten nennt, drei Textur-Sampler und die Raster-Endstufen. Letztere können pro Taktzyklus jetzt acht Pixel verarbeiten.

Bild 6. Aufbau der Common-Slice der GPU.

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Um Energie sparen zu können, können mehrere Schattierer abgeschaltet werden. Sie sollen zudem eine schnellere Berechnung von Gleitkommazahlen bei halber Genauigkeit (16 bit) ermöglichen, was für Grafikschnittstellen wie OpenGL ES wichtig ist. Der L3-Cache jeder Sub-Slice (nicht zu verwechseln mit dem Last-Level-Cache) ist von 576 auf 768 KB angewachsen, dazu können diese bei GT3 und GT4 auch erstmals zu einem großen Cache zusammengelegt werden. Die Schreibrate in den Last-Level-Cache, den sich die Grafikeinheit mit den CPU-Kernen teilt, wurde ebenso erhöht wie die Anzahl der Einträge in den Warteschlangen des Last-Level-Cache und des GPU-eigenen L3-Caches. Dadurch muss die Grafikeinheit seltener Daten laden, was die effektive Bandbreite steigert und Raum für andere Operationen lässt, die über den Ringbus in den Last-Level-Cache laufen.

Bild 7. Einbindung des Embedded-DRAMs in die gesamte Cache-Architektur.

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Das Embedded-DRAM wird weiterhin mit 1,6 GHz getaktet, neben einer 128- gibt es nun aber auch eine 64-MB-Version. Erstmals ist dieser Speicher statt als einfacher L4-Cache so als Zwischenspeicher für CPU-Cores und GPU ausgelegt, dass sie Daten unsichtbar für das Betriebssystem zwischenspeichern können. So können z.B. Daten für die Videowiedergabe statt in den Arbeitsspeicher in das Embedded-DRAM geschrieben werden, was nicht nur Energie spart, sondern natürlich auch die Zugriffszeiten verringert. Bild 7 zeigt die Einbindung des Embedded-DRAMs in die gesamte Cache-Architektur auf dem Chip. Es liegt jetzt als Memory Side Cache weiter außen direkt am Speicher-Controller, ist daher automatisch für CPU und andere per DMA zugreifende Hardware immer voll kohärent.

Energie sparen - richtig leider nur mit Windows 10

Bild 8. Mit der Speed-Shift-Technologie geht die Kontrolle über die Taktfrequenz vollständig vom OS auf den Chip über.

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Die alten vom Betriebssystem verwalteten P-States haben mit Skylake ausgedient. Zumindest werden sie nicht mehr benötigt, Skylake kann weitaus schneller mithilfe autonomer Algorithmen in Hardware sowohl für CPU als auch für die GPU die jeweils optimale Taktfrequenz bestimmen. Speed-Shift hat Intel diese Technik getauft (Bild 8). Bisher bestimmte das Advanced Configuration and Power Interface (ACPI) und damit das Betriebssystem, ob der Prozessor mit vollem Takt läuft oder mit niedrigeren Frequenzen. Der Chip selbst konnte bisher lediglich den Turbo oberhalb der Nominalfrequenz festlegen. Unter Windows 10 – und bedauerlicherweise nur mit Windows 10 - übergibt das Betriebssystem nun fast vollständig die Kontrolle an den Prozessor. Das Betriebssystem soll nun eine sogenannte Energy/Performance Preference (EPP) vorgeben, anhand deren der Prozessor dann selbst entscheidet, in welchen P-State er schaltet. Weil dem Prozessor dafür nun die gesamte Bandbreite zwischen Minimaltakt und maximalem Turbo zu Verfügung steht, sollen Systeme noch schneller auf Eingaben reagieren. Die zweite Stromspartechnik namens Duty-Cycling hatten wir schon bei der Vorstellung von Broadwell vorgestellt. Damit kann der Prozessor nun selbständig die Ausführung für kurze Zeit unterbrechen und danach wieder aufnehmen. Trotz der Pausen wird die Aufgabe dabei nicht langsamer abgearbeit, weil die Prozessor in den Lastphasen mit höherem Takt läuft. In Summe (Energie = Lesitungsaufnahme x Zeit) wird schlichtweg weniger Energie verbraucht als bei einem Dauerbetrieb mit geringerer Taktfrequenz. Skylake bietet letztlich auch noch Verbesserungen bei den Energiesparmodi, insbesondere wurde der Modus S3 (Suspend to RAM) durch eine neue Funktion mit der Bezeichnung Disconnected Standby ersetzt. Dieser ist eng mit dem mit Windows 8 eingeführten Connected Standby verbunden und soll laut Intel ein besonders schnelles Wiederaufwachen ermöglichen–laut Intel weniger als eine halbe Sekunde im Vergleich zu ein bis drei Sekunden mit S3. Anders als bei Connected Standby hält das System bei Disconnected Standby aber Browser-Tabs oder E-Mail-Eingang nicht auf dem aktuellen Stand.

Um generell Energie einzusparen, hat Intel eine Menge zusätzliche Transistoren in allen Skylake-Chips implementiert: Nahezu alle Bestandteile können von der Spannungsversorgung per Power-Gating abgekoppelt werden, was Leckströme und damit eine sehr geringe, jedoch konstante Leistungsaufnahme verhindert. Im Detail sind das einzelne CPU-Cores, die GPU und deren Sub Slices, der Ringbus, der Last-Level-Cache und der System Agent. Außerhalb des eigentlichen Chips hat Intel zudem die Spannungsregler (FIVR) vom Package zurück aufs Mainboard verbannt. Insbesondere bei den Core-M klappte die Implementierung nicht wie gedacht, weswegen Intel bei den Haswell-Modellen einen Bypass legt, um die FIVRs zugunsten von traditionellen Spannungsreglern auf der Hauptplatine zu ersetzen.

Fazit - für wen Skylake wirklich etwas bringt

Skylake ist wenig überraschend mehr Evolution als Revolution. Für professionelle Anwender im Embedded-Umfeld dürften im Kontext des Internets der Dinge (IoT) die neuen Sicherheits-Features ebenso interessant sein wie bei zukünftigen Server-Chips im Bereich des Cloud-Computings. Intel hat die Schwachstellen der Vorgängerarchitekturen – soweit man überhaupt davon sprechen möchte – optimiert und einmal mehr konkurrenzlose Produkte für die x86-Architektur vorgestellt. Da ein ernsthafter Wettbewerb seitens AMD quasi nicht mehr existiert, heißt die Konkurrenz im x86-Umfeld folgerichtig Skylake beziehungsweise Core-i-Prozessoren der sechsten Generation gegen die Vorgängerprodukte auf Basis der Haswell-Architektur aus dem eigenen Haus.

Eine gute Mikroarchitektur wie Haswell unter der Rahmenbedingung "1 Prozent mehr Energieverbrauch muss 2 Prozent mehr Rechenleistung bringen" weiter zu verbessern, ist wahrlich keine einfache Aufgabe. Intels Design-Team in Haifa hat diese Aufgabe nach meiner Überzeugung sehr gut gemeistert, das große Problem ist jedoch die Software, d.h. ohne Windows 10 kann Skylake sein Potential nur bedingt oder gar nicht ausspielen. Die Frage ist, warum Systemadministratoren und Privatkäufer nach den letzten Microsoft-Desastern großes Interesse haben sollten, ein weiteres OS-Update einzuspielen, zumindest dann, wenn sie von den neuen Sicherheits-Erweiterungen im Befehlssatz nicht profitieren können.

Die Frage, inwieweit Skylake-Chips Intels PC- und Laptop-Verkäufe nach vorne bringen werden, wird wie immer nur der Markt beantworten können - es liegt an OEMs wie Dell & Co., sexy Geräte herauszubringen und die Kunden zu überzeugen, dass sie diese unbedingt brauchen werden. Dies bleibt freilich abzuwarten.