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PULP-Platform (Core V) RISC-V Training

Das Training adressiert die praktische Implementierung von Prozessorkernen mit RISC-V-Befehlssatz am Beispiel der 'PULP-Plattform' der ETH Zürich.

Im Schwerpunkt geht es um die beiden Kerne ‘RI5CY’ und ‘Ariane’ – beide werden als CORE-V über die OpenHW Group vermarktet – und um den GAP8 von Greenwaves, einem SoC mit acht Kernen aus der PULP-Plattform.


Der quelloffene und moderne Instruktionssatz RISC-V beginnt zunehmend in der Wissenschaft und Industrie an Bedeutung zu gewinnen. RISC-V bietet in zahlreichen Anwendungsbieten einen klaren Vorteil gegenüber geschlossenen Instruktionssätzen, wie zum Beispiel die einfache Erweiterbarkeit und die Verfügbarkeit von zahlreichen quelloffenen Implementierungen.

In diesem Seminar werden wir die Grundlagen von RISC-V kennen lernen. Spezielles Augenmerk werden wir dabei auf die Mikroarchitektur der Cores (32 bit Mikrokontroller so wie auch 64 bit Applications Cores) und dem zugehörigen SoC Angebot der Parallel Ultra Low Power (PULP) Gruppe legen (Core V).

Weitere Informationen:

Welche Dokumente erhalten die Teilnehmer?
Sämtliche präsentierte Folien (Englisch) werden den Seminarteilnehmern nach dem Seminar bereitgestellt.

Welche Ausstattung sollten die Teilnehmer mitbringen?
Notebooks mit einer aktuellen VirtualBox Installation.

Welche Voraussetzungen sollten die Teilnehmer mitbringen?
Grundsätzliches Interesse und Verständnis für digitales Design und Prozessor Architektur. Die relevanten Teile des RISC-V Instruktionssatzes werden in der Einführung des Kurses nochmals besprochen. Bei indivduellen Fragen stehen die Referenten gerne in den Pausen oder nach dem Kurs persönlich zur Verfügung.

Zielgruppe:
SoC- und FPGA-Entwickler, die RISC-V-Kerne implementieren wollen.
Embedded Software und Embedded Hardware-Entwickler die mit RISC-V-Prozessoren arbeiten wollen.

Datum Ort
16.10.2019 - 17.10.2019 Haar