Schwerpunkte

Teil 7 der TSN-Serie

Die Zeitsynchronisation

07. Januar 2021, 12:01 Uhr   |  Meinrad Happacher


Fortsetzung des Artikels von Teil 4 .

Übersicht: IEC-61156-Standards für Single Pair-Ethernet-Leitungen.

 HW-SW-Co-Lösung  FPGA-Lösung
CPU benötigt    Ja    optional (Konfiguration oder zusätzlicher Datenverkehr)
TSU und Clock HW benötigt Ja   Ja (ist Teil des PTP IP
im FPGA)
OS & Treiber benötigtJa   optional (MAC-Treiber)
Software Stack benötigtJa   Nein
IP Core benötigtNeinJa
Integrations-aufwandmittel (bis hoch, sofern Treiber nicht verfügbargering
Synchronisations-StabilitätHängt von den Filter- und Regel-Parametern, ab welcher der Benutzer setztwie HW-SW
Notwendige Komponente (CPU, PHY etc.)VieleWenige
Komplexität HWgering-mittelmittel-hoch
Komplexität SWmittel-hochkeine-gering
Genauigkeit PTPHängt von der Zeitstempel-Genauigkeit und Präzision der
Regelbarkeit der Uhr ab bei der jeweiligen Implementation
wie HW-SW
Genauigkeit Event Generator– –+ +
Genauigkeit Event Timestamper– – + +
Kosten PTP Stackkeine (Open-Source) 
€ € (kommerzielle Stacks)
€ €
Kosten HW€ (bestehende HW unterstützt PTP) – € € (dedizierte HW)
 
€ (bestehende HW hat
einen FPGA)
– € € (dedizierter FPGA)
Erweiterbarkeiteingeschränktsehr flexibel
Sicherheit (z.B. DOS-Attacke)

– –
(CPU kann schlecht Line-Speed handhaben)

+ +
Filter/Sicherheitsmechanismen
können im FPGA implementiert werden)

Robustheit+
Zertifizierbarkeit– (ganzes System muss zertifiziert werden incl. OS)+ (nur FPGA muss zertifiziert
werden, was unter HW geht

 

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1. Die Zeitsynchronisation
2. Die Qualität der Synchronisation
3. Die Optionen der Implementierung
4. Die Hardware-Lösung
5. Übersicht: IEC-61156-Standards für Single Pair-Ethernet-Leitungen.

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